McKinsey & Company에 따르면 반도체 기업은 수율 손실을 통해 수백만 달러의 손해를 볼 수 있다고 합니다. 여기서 수율 손실은 기계 또는 공정의 생산량에서 결함, 재작업, 폐기로 인해 발생하는 손실을 뜻합니다.
반도체 제조업체가 품질과 생산량을 개선할 수 있는 방법은 여러 가지입니다. 그러나 집적회로 생산이 매우 복잡하고 많은 비용이 들기 때문에 지속적인 개선은 매우 중요한 사항입니다.
품질 관리 및 수율
수백 개의 칩이 웨이퍼를 통해 동시에 가공됩니다. 맛있는 쿠키를 말하는 것이 아닙니다. 웨이퍼는 일반적으로 매우 얇은 원반 형태로 설계된 실리콘(전 세계에서 가장 풍부한 반도체 중 하나) 또는 기타 반도체 재료 조각을 말합니다. 웨이퍼는 전자 집적회로를 만드는데 사용됩니다.
웨이퍼는 로트라 불리는 그룹으로 한꺼번에 가공됩니다. 가공 공정이 끝나면 모든 웨이퍼의 각 칩은 일련의 기능 테스트를 거쳐 합격 또는 불합격 판정을 받습니다.
테스트 후에 품질 관리와 공정 모니터링을 목적으로 하는 데이터 분석은 이란적으로 수율(로트 내 합격 칩의 숫자)와 기능 칩 중 합격 칩의 비율(good-to-functional ratio, 로트 내 합격 칩의 숫자를 기능하나 사양 한도에 미치지 못하는 칩의 숫자로 나눈 것)과 같은 종합적인 로트 수준의 개요 측정에 중점을 둡니다.
이러한 측정은 매우 중요하지만, 결함이 웨이퍼와 로트 내 모든 웨이퍼에 걸쳐 무작위로 분포되어 있다고 가정합니다.
로트 수준 수율을 이해하고 근본 원인을 분석하는 것이 수율 개선을 주도하는 해결책입니다. 엔지니어는 웨이퍼 맵을 사용하여 결함이 있는 칩이 체계적인 패턴이나 클러스터를 보이는지 여부를 시각화하여 보다 심층적인 인사이트를 얻을 수 있습니다.
이러한 공간 패턴에는 전체 요약 측정에서 놓칠 수 있는 잠재적인 제조 문제에 대한 유용한 정보가 포함되어 있을 수 있습니다. “Monitoring Wafer Map Data from Integrated Circuit Fabrication Processes for Spatially Clustered Defects” 기사를 공동 집필한 Mark H. Hansen, Vijayan N. Nair 및 David J. Friedman에 따르면 특정 패턴이 일반적인 문제를 나타낼 수 있습니다. 예를 들어 웨이퍼 가장자리 주변에 데드 칩 고리가 보이면 급속 열 처리 공정 중 온도 분포가 고르지 않음을 나타낼 수 있습니다. 결함이 있는 칩의 바둑판 패턴은 종종 스텝퍼의 오작동을 나타냅니다. 기계의 과도한 진동은 웨이퍼의 일부 인접한 영역에 있는 모든 칩에 고장을 일으킬 수 있는 충분한 입자를 방출할 수 있습니다. 일반적으로 결함 클러스터는 입자 또는 공정 관련으로 분류할 수 있으며, 입자 관련 클러스터는 개별 기계에 할당할 수 있고 공정 관련 클러스터는 사양 요구 사항을 충족하지 않는 하나 이상의 공정 단계로 인해 발생할 수 있습니다.
위의 그림은 웨이퍼 맵의 예를 보여줍니다. Minitab을 통해 나타난 이 결과는 링 형태의 결함은 온도 분포가 고르지 않음을 시사할 수 있습니다.
반면에 공간적으로 무작위적인 결함도 스토리를 전달할 수 있습니다. 예를 들어, 무작위 결함 밀도는 청정실의 전반적인 청결도에 따라 오르락내리락하는 경향이 있습니다. 이러한 문제는 장기적이고 점진적으로 개선하는 지속적인 개선 프로그램을 통해 또는 장비 점검을 업데이트하고 업그레이드하여 줄일 수 있습니다. 또는 공간적으로 무작위적인 결함은 공정에 문제가 있는 것이 아니라 재료에 문제가 있음을 파악할 수 있습니다.
복잡한 제조 환경에서의 품질 관리 또한 복잡합니다. 비용이 많이 드는 반도체 제조의 특성상 수율을 개선할 수 있는 추가적인 통찰력이 있다면 상당한 비용 절감을 이끌어낼 수 있습니다. 웨이퍼 맵은 문제의 원인을 더 빨리 식별할 수 있는 품질 엔지니어의 툴킷의 추가적인 도구입니다.